用Verilog编写4位并串变换程序，要求有reset和en信号。

以下是用Verilog编写的4位并串变换程序：

module four_bit_shift_register(
  input wire clk,    // 时钟信号
  input wire reset,  // 复位信号
  input wire en,     // 使能信号
  input wire data_in, // 输入数据信号
  output reg [3:0] data_out // 输出数据信号
);

always @(posedge clk) begin
  if (reset) begin
    data_out <= 4'b0000; // 复位时，输出置为0
  end else if (en) begin
    data_out <= {data_out[2:0], data_in}; // 将输入数据往左移一位，并将新数据存入最低位
  end
end

endmodule

在上述代码中，使用了一个时钟信号clk来驱动存储器单元的更新。当复位信号reset为高电平时，输出信号data_out被清零。当使能信号en为高电平时，输入信号data_in被存储在data_out的最低位，并且原先存储在data_out中的值往左移一位。

以上只是一个简单的Verilog示例，具体的细节还需根据你的实际需求进行调整。同时，为了测试该模块的功能，你可能需要编写一个测试台来提供合适的时钟和信号输入。