R、L、C串联电路中，电路复阻抗虚部大于零时，电路呈性；若复阻抗虚部小于零时，电路呈性；当电路复阻抗的虚部等于零时，电路呈性。

发布于 2021-09-18 04:29:45

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石头 2021-09-18

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